reg和wire的区别

1、仿真角度不同

当HDL语言面对的是编译器（如Modelsim等）时：

wire对应于连续赋值，如assign。

reg对应于过程赋值，如always，initial。

2、综合角度不同

当HDL语言面对的是综合器（如DC等）时：

wire型的变量综合出来一般是一根导线。

reg变量在always块中有两种情况：

(1)、always后的敏感表中是（a or b or c）形式的，也就是不带时钟边沿的，综合出来还是组合逻辑。

(2)、always后的敏感表中是（posedge clk）形式的，也就是带边沿的，综合出来一般是时序逻辑，会包含触发器（Flip－Flop）。

3、设计不同

输入信号一般来说不能判断出上一级是寄存器输出还是组合逻辑输出，对于本级来说，就当成一根导线，即wire型。而输出信号则由自己来决定是reg还是组合逻辑输出，wire和reg型都可以。但一般的，整个设计的外部输出（即最顶层模块的输出），要求是reg输出，这比较稳定、扇出能力好。